一个字节时钟内对SDRAM读写操作是随机的，这与数据流的复用比例有在。为了满足时序，根据上面的说明，需要把一个字节时钟周期内对SDRAM的命令合理排序，然后按照排好的顺序执行命令。这样就需要把一个字节时钟周期内对SDRAM的操作进行缓存，然后在下一个字节时钟周期内进行排序、与SDRAM命令相对应、将命令译码产生相应的控制信号线，完成操作。缓存排序过程如图7所示。（3）SDRAM接口电路SDRAM接口电路中需要专门操作缓冲区存储一个字节时钟周期内的操作，以备下一字节时钟的排序。为了方便处理，对每路数据的缓冲操作内容（或读或写）放在一个缓冲区。由于数据流的连续性，排序的同时仍然会有操作要求，因此每路的操作内容缓冲区分为两块。对一块缓冲区写入时，读出另一块缓冲区中的操作内容，进行排序、译码、执行。根据字节时钟切换对缓冲区的读写，从而避免冲突。对于从SDRAM读出的数据，每路数据写入相应的读出数据缓冲区。同样每路的读出数据缓冲区也分为两块，根据字节时钟切换读写。由于一个字节时钟周期内，每路所需的操作最多有2次，每路的操作内容缓冲区只需两个单元（每个单元存储了此次的读写使能信号、写入数据、地址）即可。对于读出数据缓冲区，由于一个字节时钟每路数据最多执行一次读操作，所以读出数据缓冲区只需要一个字节。这两类缓冲区容量都小，因此人部用寄存器来实现，控制简单。整个接口电路的结构框图如图8所示。
4 SDRAM接口的实现结果针对MT48LC8M8A2的SDRAM，采用同步设计方法，用Verilog HDL硬件描述语言建立模型，接口电路已经调试通过，规模为2100门（NAND）。整个解复用电路也已经调试通过。